按：上周日（6月3日），在加利福尼亚，2017年图灵奖获（2018年3月21日公布）得者Hennessy和Patterson做了图灵奖lecture ：A New Golden Age for Computer Architecture: Domain-Specific Hardware/Software Co-Design, Enhanced Security, Open Instruction Sets, and Agile Chip Development。两个人因为在处理器架构的贡献，获得2017年图灵奖：“Hennessy和Patterson对于微处理器的基础贡献引领了移动和物联网的发展”：
Hennessy and Patterson’s Foundational Contributions to Today’s Microprocessors Helped Usher in Mobile and IoT Revolutions
具体获奖细节请参考：2017图灵奖揭晓：两位大神携手获奖，Google成最大“赢家”（参考链接1）。
以下是本人笔记正文。
CPU指令集的发展
演讲第一部分首先回顾了中央处理器（CPU）的指令集（ISA）的发展。指令集(ISA)是计算机的抽象，大致有三种：
CISC(Complex Instruction Set Computer，复杂指令集)；
RISC(Reduced Instruction Set Computer，精简指令集)；
VLIW(Very Long Instruction Word，超长指令字）。
早期Intel X86是CISC架构，但是从奔腾Pro开始，内部采用RISC核心。自从Intel安腾使用的VLIW失败后，最近15年内都没有新的通用处理器再使用VLIW。市场上99%以上处理器都是RISC（数据来源，演讲24分10秒）。
目前处理器面临的挑战
Dennard scaling描述了当晶体管尺寸越来越小的时候，电源密度是不变的，也就是同样尺寸芯片下面可以有更高的性能。由于半导体工艺的限制，随着晶体管尺寸的缩小，电源功耗并不会降低。Dennard scaling已经失效了。
同样的，摩尔定律也由于工艺的限制失效了。处理器性能的年增长已经由最高的52%降到2015年以后的3%。
如果飞机像软件一样，经常出功能异常(malfunction)的话，除了在加利福尼亚的人，没有人能参加今天的会议。
历史上人们想了很多手段去改善系统的安全。最开始我们认为这个应该可以从软件层面完全解决，但是遗憾的是软件层面没有办法解决全部问题（例如今年发现的五个幽灵/熔断漏洞：1，2，3，3a和4）。所以安全需要硬件的参与！
以40年以前开始发展的x86架构为例，当前的安全状况：
底层的固件是封闭的。没有百分之百保证安全的办法。
不公开的指令集。
第二部分的结论。
如何解决上述问题？
解决问题的思路有三个，软件，硬件，或软件硬件协同。
从上面例子可以看到，与通用的脚本语言python，相比更多的软硬件结合的优化可以做到6万倍的性能提升。
特定领域架构与特定领域语言
上面对特定领域优化的例子，引出DSA（领域特定架构）：
这是一种针对特定领域优化的架构，但不是针对某个应用优化的（后者是专用集成电路（Application Specific Integrated Circuit: ASIC）要解决的问题）。
半瓦注：例如国内比特大陆的比特币矿机就是对比特币挖矿这个特定应用优化的ASIC。
设计这种处理器需要比通用处理器更多的领域相关知识
例子：
用于机器学习的神经网络处理器；
用于图形和虚拟现实的GPU（俗称显卡）；
可编程的网络设备。
机器学习论文增长的速度和摩尔定律的速度是一样的。
作者认为的方向就是从应用到领域特定语言到计算机体系结构再到芯片实现的垂直整合。
RISC-V考虑到DSA需求，预留了大量的op code。
另一个例子是英伟达的深度学习加速器。
增强安全
安全要求是无后门，可以从控制整个硬件。RISC-V很可能是第一个进行软硬件协同设计的架构。
自由和开放的架构以及开源实现
RISC-V像Linux是开源的，更多组织和更多个人可以同时参与到RISC-V的研发；
RISC-V指令集是组件化和可扩展的；
整个软件从下到上都是完全开源的（可以修改的）；
指令集从设计上考虑了从物联网到云计算的各种领域的需求；
由拥有一百名以上成员的基金会推动，保证可以长期演进。更多公司去做同一个架构的处理器，意味着更激烈的竞争。商业公司可以去卖一个指令集更好的实现。
敏捷芯片开发
chisel是一个模块化的硬件设计语言，助力硬件的敏捷开发。上图是不同RISC-V处理器的代码复用情况。
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参考链接
2017图灵奖揭晓：两位大神携手获奖，Google成最大“赢家”：https://zhuanlan.zhihu.com/p/34804910
指令集: https://en.wikipedia.org/wiki/Instruction\_set\_architecture
从奔腾Pro开始Intel x86内部开始使用RISC核心：https://stackoverflow.com/questions/5806589/why-does-intel-hide-internal-risc-core-in-their-processors
2017年图灵奖（2018年3月21日公布）
英文：https://www.acm.org/media-center/2018/march/turing-award-2017
其它
- 工艺进步和电源密度的交叉点出现在2008年。
岁月如梭：两位图灵奖获得者1980年第一次见面到今年已经相识38年。
突破常规尺寸极限的晶体管
原创： 王龙飞 中科院之声 昨天
归功于电子工业的飞速发展，各种处理器芯片尺寸越来越小、功能越来越强、功耗越来越低，目前三星、台积电等公司已经开始布局7纳米工艺芯片。但是，由于短沟道效应、漏电场、电介质的击穿等问题的限制，低于5纳米的硅晶体管还是很难制备成功。为了突破5纳米限制，科学家们探索研究了基于碳纳米管、半导体纳米线、二维过渡金属化合物等材料的场效应晶体管，但是这些器件的工作仍然需要依赖外部栅极电压的调控。如果这种情况不能继续下去，这可能意味着摩尔定律的终结，那么科学家们有什么新的解决方案呢？
中科院外籍院士、中科院北京纳米能源与系统研究所所长、佐治亚理工学院终身讲席教授王中林，在2006年首次发现了利用氧化锌纳米线受应力时产生的压电电势来调控场效应晶体管的载流子输运特性，这种晶体管即后来所说的压电电子学晶体管。王教授也因此首次提出了压电电子学的概念，为压电电子学领域的研究拉开了序幕，并为该领域奠定了坚实的理论基础。
于是，科学家们将目光投向了这种新型器件——压电电子学晶体管。压电电子学晶体管是一种利用完全不同于传统 CMOS 器件工作原理的新型器件。这种器件利用金属-压电半导体界面处产生的压电极化电荷（即压电电势），作为栅极电压来调控晶体管中载流子的输运特性，目前已经在具有纤锌矿结构的压电半导体材料中得到了广泛证实。这种二端结构的晶体管，不但创新地利用界面调控替代了传统的外部沟道调控，而且还很有可能打破沟道宽度的限制。
日前，在王中林院士与西安电子科技大学秦勇教授的指导下，中科院北京纳米能源与系统研究所科研人员王龙飞、刘书海等制备了一种新型的超薄氧化锌压电晶体管，首次将压电电子学效应引入到二维超薄非层状压电半导体材料中。
制备过程是这样的：科研人员利用电子书曝光技术在基底材料制备金属电极，然后将超薄氧化锌转移到电极上去，最后顶层制备一层金属电极，形成一种金属/半导体/金属三明治结构的压电晶体管。如下图所示：
压电晶体管详细结构图：_(a)具有纤锌矿结构的超薄氧化锌结构示意图；(b)超薄氧化锌的侧面结构示意图；(c)超薄氧化锌的压电效应；(d)_基于二维氧化锌的超薄压电电子学晶体管的示意图。
那么，这种压电晶体管是怎么工作的呢？下面这幅图是压电电子学的原理图，当外界施加一个压力迫使氧化锌纳米片发生形变，从而导致内部正负电荷中心不重合，上下表面产生压电极化电荷（即压电电势）。
压电电子学晶体管的工作原理：(a) 超薄氧化锌压电电子学晶体管的侧面示意图；(b)不同压强下超薄压电晶体管中载流子的输运特性；(c) 压电电子学的原理；(d) 超薄氧化锌压电电子学晶体管的电流实时测量。
一般说来，负压电极化电荷会吸引金属-半导体界面附近的空穴，而导致界面处势垒高度降低，而正压电极化电荷则可以消耗金属-半导体界面附近的空穴，导致界面处势垒高度增加。应力诱导的压电极化电荷的极性造成上下金属-半导体界面势垒高度的反向调控，从而导致超薄压电电子学晶体管的电学输运的各向异性变化。压电势的大小和极性取决于压电半导体的晶体取向和应力大小和方向。
因此，金属-半导体界面处的载流子的传输可以通过对外部应力的控制来实现。这便是压电电子学晶体管可以通过机械信号来作为控制信号，而无需外加门极电压的原因，并且通过将两个超薄压电电子学晶体管串联实现了简易的压力调控的逻辑电路。
应力调控的压电电子学逻辑电路
研究人员通过一种异于常规的方法开发出了这种具有〜2纳米物理沟道的超薄氧化锌压电电子学晶体管，突破了常规方法制备的晶体管的尺寸极限。将压电功能和晶体管相结合，这项研究证实了压电极化电荷在超短沟道中“门控”效应的有效性，该器件不需要外部栅电极或任何其它在纳米级长度下具有挑战性的图案化工艺设计。该项工作为深入理解具有超短沟道的高性能晶体管的开发奠定了基础，同时证明了超薄压电材料在下一代电子产品中的潜在应用前景，为压电领域寻求的轻量化、高能量密度化开辟了新途径。
来源：中国科学院北京纳米能源与系统研究所
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